Bagaimana mengatasi masalah termal pada kemasan chip
Chip logika menghasilkan panas, dan semakin padat logika serta semakin tinggi pemanfaatan elemen pemrosesan, semakin besar panasnya. ...
Para insinyur sedang mencari cara untuk menghilangkan panas secara efisien dari modul yang kompleks.
Menempatkan beberapa chip secara berdampingan dalam paket yang sama dapat mengurangi masalah termal, namun seiring dengan semakin mendalamnya perusahaan dalam penumpukan chip dan pengemasan yang lebih padat untuk meningkatkan kinerja dan mengurangi daya, mereka menghadapi serangkaian masalah baru terkait panas.
Chip pengemasan canggih tidak hanya dapat memenuhi kebutuhan komputasi berkinerja tinggi, kecerdasan buatan, pertumbuhan kepadatan daya, dll., tetapi masalah pembuangan panas dari pengemasan canggih juga menjadi kompleks. Karena titik panas pada satu chip akan mempengaruhi distribusi panas pada chip yang berdekatan. Kecepatan interkoneksi antar chip juga lebih lambat di modul dibandingkan di SoC.
“Sebelum dunia mengenal multi-core, Anda berurusan dengan sebuah chip yang memiliki daya maksimum sekitar 150 watt per sentimeter persegi, yang merupakan sumber panas satu titik,” kata John Parry, kepala elektronik dan semikonduktor di Perangkat Lunak Industri Digital Siemens. Anda dapat menghilangkan panas ke tiga arah, sehingga Anda dapat mencapai kepadatan daya yang cukup tinggi. Namun ketika Anda memiliki sebuah chip dan meletakkan chip lain di sebelahnya, lalu meletakkan chip lain di sebelahnya, mereka "Mereka saling memanaskan. Itu berarti Anda tidak dapat menoleransi tingkat daya yang sama untuk setiap chip, yang membuat termal tantangannya jauh lebih sulit."
Ini adalah salah satu alasan utama lambatnya kemajuan penumpukan IC 3D di pasar. Meskipun konsep ini masuk akal dari sudut pandang efisiensi daya dan integrasi - dan berfungsi dengan baik dalam 3D NAND dan HBM - lain ceritanya jika logikanya disertakan. Chip logika menghasilkan panas, dan semakin padat logika serta semakin tinggi pemanfaatan elemen pemrosesan, semakin besar panasnya. Hal ini membuat penumpukan logika jarang terjadi, yang menjelaskan popularitas BGA flip-chip 2.5D dan desain fan-out
01 Pilih paket yang tepat
Untuk perancang chip, ada banyak pilihan kemasan. Namun kinerja integrasi chip sangat penting. Komponen seperti silikon, TSV, pilar tembaga, dll. semuanya memiliki koefisien ekspansi termal (TCE) yang berbeda, yang memengaruhi hasil perakitan dan keandalan jangka panjang.
Jika Anda membuka dan menutup pada frekuensi yang lebih tinggi, Anda mungkin mengalami masalah siklus termal. Papan sirkuit tercetak, bola solder, dan silikon semuanya mengembang dan berkontraksi dengan kecepatan berbeda. Oleh karena itu, kegagalan siklus termal di sudut kemasan adalah hal yang wajar, sehingga bola solder dapat retak. Jadi seseorang mungkin memasang kabel ground tambahan di sana atau catu daya tambahan.
Paket BGA flip-chip yang populer saat ini dengan CPU dan HBM memiliki luas sekitar 2500 milimeter persegi. “Kami melihat satu chip besar berpotensi menjadi empat atau lima chip kecil,” kata Mike McIntyre, direktur manajemen produk perangkat lunak di Onto Innovation. “Jadi, Anda harus memiliki lebih banyak I/O agar chip-chip tersebut dapat berkomunikasi satu sama lain. Jadi Anda dapat mengalokasikan panas.
Pada akhirnya, pendinginan adalah masalah yang dapat ditangani pada tingkat sistem, dan hal ini memiliki serangkaian konsekuensi.
Faktanya, beberapa perangkat sangat rumit sehingga sulit untuk mengganti komponen dengan mudah guna menyesuaikan perangkat ini untuk bidang aplikasi tertentu. Inilah sebabnya mengapa banyak produk pengemasan canggih digunakan untuk komponen bervolume sangat tinggi atau elastis terhadap harga, seperti chip server.
02 Kemajuan dalam simulasi dan pengujian modul chip
Meskipun demikian, para insinyur mencari cara baru untuk melakukan analisis termal terhadap keandalan paket sebelum modul yang dikemas diproduksi. Misalnya, Siemens memberikan contoh modul berbasis ASIC ganda yang memasang lapisan redistribusi fan-out (RDL) pada substrat organik multilapis dalam paket BGA. Ia menggunakan dua model, satu untuk WLP berbasis RDL dan yang lainnya untuk BGA pada substrat organik multi-lapis. Model paket ini bersifat parametrik, termasuk tumpukan lapisan media dan BGA sebelum informasi EDA diperkenalkan, dan memungkinkan evaluasi material awal dan pemilihan penempatan cetakan. Selanjutnya, data EDA diimpor dan, untuk setiap model, peta material memberikan deskripsi termal rinci tentang distribusi tembaga di semua lapisan. Simulasi pembuangan panas akhir (lihat Gambar 2) mempertimbangkan semua material kecuali tutup logam, TIM, dan material underfill.
Direktur Pemasaran Teknis JCET Eric Ouyang bergabung dengan para insinyur JCET dan Meta untuk membandingkan kinerja termal chip monolitik, modul multi-chip, interposer 2.5D, dan chip bertumpuk 3D dengan satu ASIC dan dua SRAM. Proses perbandingan menjaga lingkungan server, heat sink dengan ruang vakum, dan TIM tetap konstan. Dari segi termal, kinerja 2.5D dan MCM lebih baik daripada chip 3D atau monolitik. Ouyang dan rekan-rekannya di JCET merancang matriks resistor dan diagram selubung daya (lihat Gambar 3) yang dapat digunakan dalam desain modul awal untuk menentukan tingkat daya masukan dari chip yang berbeda dan mengatur sambungan sebelum simulasi termal yang memakan waktu. Apakah suhu dapat digabungkan dengan andal. Seperti yang ditunjukkan pada gambar, zona aman menyoroti rentang daya pada setiap chip yang memenuhi standar keandalan.
Ouyang menjelaskan bahwa selama proses desain, perancang sirkuit mungkin memiliki gambaran tentang tingkat daya berbagai chip yang ditempatkan dalam modul, tetapi mungkin tidak mengetahui apakah tingkat daya tersebut berada dalam batas keandalan. Diagram ini menentukan area daya aman hingga tiga chip dalam modul chiplet. Tim telah mengembangkan kalkulator daya otomatis untuk lebih banyak chip.
03 Hitung ketahanan termal
Kita dapat memahami bagaimana panas dialirkan melalui chip silikon, papan sirkuit, lem, TIM atau tutup kemasan, dan menggunakan metode standar perbedaan suhu dan fungsi daya untuk melacak nilai suhu dan resistansi.
"Jalur termal diukur dengan tiga nilai utama - resistansi termal dari sambungan perangkat ke lingkungan, resistansi termal dari sambungan ke casing [di atas paket], dan resistansi termal dari sambungan ke sambungan. papan sirkuit, "kata Ouyang dari JCET. ketahanan termal. Dia mencatat bahwa, minimal, pelanggan JCET memerlukan θja, θjc, dan θjb, yang kemudian mereka gunakan dalam desain sistem. Mereka mungkin mensyaratkan bahwa ketahanan termal tertentu tidak melebihi nilai tertentu dan mengharuskan desain paket memberikan kinerja tersebut. (Lihat JESD JEDEC51-12, Pedoman Pelaporan dan Penggunaan Informasi Termal Paket untuk detailnya).
Simulasi termal adalah cara paling ekonomis untuk mengeksplorasi pemilihan dan pencocokan material. Dengan mensimulasikan chip dalam kondisi kerja, kita biasanya menemukan satu atau lebih titik panas, sehingga kita dapat menambahkan tembaga ke bahan dasar di bawah titik panas untuk memfasilitasi pembuangan panas; atau ganti bahan kemasan dan tambahkan heat sink. Integrator sistem dapat menentukan bahwa ketahanan termal θja, θjc, dan θjb tidak boleh melebihi nilai tertentu. Biasanya, suhu sambungan silikon harus dijaga di bawah 125 derajat.
Setelah simulasi selesai, pabrik pengemasan melakukan percobaan desain (DOE) untuk sampai pada solusi pengemasan akhir.
04 Pilih WAKTU
Dalam sebuah paket, lebih dari 90% panas dibuang melalui paket dari bagian atas chip ke heat sink, biasanya sirip vertikal berbasis aluminium anodized. Bahan antarmuka termal (TIM) dengan konduktivitas termal tinggi ditempatkan di antara chip dan kemasan untuk membantu mentransfer panas. TIM generasi berikutnya untuk CPU mencakup paduan lembaran logam seperti indium dan timah, serta timah yang disinter perak, dengan konduktivitas masing-masing 60W/mK dan 50W/mK.
Saat produsen melakukan transisi SoC ke proses chiplet, diperlukan lebih banyak TIM dengan sifat dan ketebalan berbeda.
YoungDo Kweon, direktur senior R&D di Amkor, mengatakan bahwa untuk sistem kepadatan tinggi, ketahanan termal TIM antara chip dan paket memiliki dampak yang lebih besar pada ketahanan termal keseluruhan modul yang dikemas. Tren daya meningkat secara dramatis, terutama untuk logika, jadi kami fokus untuk menjaga suhu sambungan tetap rendah untuk memastikan pengoperasian semikonduktor yang andal. Meskipun pemasok TIM memberikan nilai ketahanan termal untuk materialnya, pada kenyataannya ketahanan termal dari chip ke paket (θjc) dipengaruhi oleh proses perakitan itu sendiri, termasuk kualitas ikatan dan area kontak antara chip dan TIM. Dia mencatat bahwa pengujian dengan alat perakitan aktual dan bahan pengikat dalam lingkungan terkendali sangat penting untuk memahami kinerja termal aktual dan memilih TIM terbaik untuk kualifikasi pelanggan.
Kesenjangan merupakan sebuah masalah tersendiri. Parry dari Siemens mengatakan, “Penggunaan bahan dalam kemasan merupakan tantangan besar. Kita telah mengetahui bahwa sifat bahan perekat atau lem, dan cara bahan membasahi permukaan, akan mempengaruhi ketahanan termal keseluruhan yang ditimbulkan oleh bahan tersebut. yaitu, resistensi kontak. . Banyak hal bergantung pada bagaimana material mengalir ke permukaan tanpa menimbulkan ketidaksempurnaan yang menciptakan resistensi tambahan terhadap aliran panas."
05 Mengatasi masalah panas secara berbeda
Pembuat chip sedang mencari cara untuk mengatasi masalah pembuangan panas. Randy White, manajer program solusi memori di Keysight Technologies, mengatakan: "Metode pengemasan tetap sama, jika Anda mengurangi ukuran chip hingga seperempatnya, itu akan menjadi lebih cepat. Mungkin ada beberapa perbedaan integritas sinyal. Karena kunci paket eksternal Kawat pengikat masuk ke dalam chip, dan semakin panjang kawat, semakin besar induktansinya, jadi ada bagian kinerja listriknya. Jadi, bagaimana Anda menghilangkan begitu banyak energi dalam ruang yang cukup kecil? Itu adalah parameter penting lainnya yang perlu dipelajari ."
Hal ini menghasilkan investasi yang signifikan dalam penelitian ikatan mutakhir, yang tampaknya berfokus pada ikatan hibrida. Namun ikatan hybrid mahal dan masih terbatas pada aplikasi jenis prosesor berkinerja tinggi, dan TSMC saat ini adalah satu-satunya perusahaan yang menawarkan teknologi ini. Namun, prospek untuk menggabungkan foton pada chip CMOS atau galium nitrida pada silikon cukup menjanjikan.
06 Kesimpulan
Ide awal untuk pengemasan tingkat lanjut adalah bahwa pengemasan ini akan berfungsi seperti batu bata Lego - chip yang dikembangkan pada node proses yang berbeda dapat dirakit bersama dan masalah termal akan diatasi. Tapi ini harus dibayar mahal. Dari sudut pandang performa dan daya, jarak yang dibutuhkan sinyal untuk menempuh jarak adalah hal yang penting, dan sirkuit yang selalu menyala, atau harus tetap terbuka sebagian, dapat memengaruhi performa termal. Membagi sebuah chip menjadi beberapa bagian untuk meningkatkan hasil dan fleksibilitas tidaklah sesederhana kelihatannya. Setiap interkoneksi dalam paket harus dioptimalkan, dan hotspot tidak lagi terbatas pada satu chip.
Alat pemodelan awal dapat digunakan untuk mengesampingkan kombinasi chip yang berbeda, sehingga memberikan dorongan besar bagi perancang modul yang kompleks. Di era kepadatan daya yang terus meningkat ini, simulasi termal dan pengenalan TIM baru akan tetap penting.
